NPU 설계

NPU 설계

공고 정보

연구개발 / 반도체 / 판교 / 경력 /

직무상세

자율주행 및 로보틱스용 AI 워크로드를 동작시키기 위해 아키텍처를 정의하고, 반도체 설계 프로세스에 맞게 RTL을 설계 및 검증하여 NPU 하드웨어를 설계하는 업무를 수행합니다.

• 마이크로아키텍처 정의
  　· 딥러닝 워크로드 특성을 반영한 NPU 하드웨어의 마이크로아키텍처 설계
  　　- 연산기, Bus, DMA, Buffer, Control 의 마이크로아키텍처 설계
  　　- Compiler 팀과의 협업

• NPU RTL 설계
  　· NPU 하드웨어의 RTL 설계
  　　- 연산기, DMA, Buffer, Control 등 NPU 구성 요소의 RTL 설계
  　　- PPA (Performance, Power, Area)를 고려한 최적의 RTL 설계

• 검증 및 SoC 설계팀과 협업
  　· SoC 개발팀 및 검증팀과의 협업
  　　- 시뮬레이션, 에뮬레이션에서 나타나는 RTL 관련 문제 분석 및 해결
  　　- Power 및 Area 분석

• Silicon Bring-up
  　· 실리콘 수준에서의 NPU 동작 검증 및 실제 동작 환경에서의 문제 해결
  　　- 실리콘 수준에서의 SW 팀과 협업하여 NPU 동작 검증
  　　- 실제 동작 환경에서 발생하는 문제의 분석 및 해결

필수요건

· 전자/컴퓨터공학 분야에서 학사 이상의 학위를 보유하신 분
· 3년 이상의 System Verilog 또는 Verilog를 사용한 RTL 설계 경험을 보유하신 분
· 마이크로아키텍처 수립 부터 전체 RTL 설계까지 IP의 Full lifecycle 경험을 보유하신 분
· Cadence, Synopsys, Siemens Simulation 툴과 Debugging 툴을 사용한 RTL 디버깅 경험을 보유하신 분
· 업계 표준의 Sanity check (LINT, CDC, DFT) 및 Logic Synthesis 툴 사용 경험을 보유하신 분

우대사항

· 전자/컴퓨터공학 분야에서 NPU 설계 석사 이상의 학위를 보유하신 분
· 3년 이상의 NPU 또는 GPU 등 AI 가속기 전문 기업 또는 관련 기업 근무 경험을 보유하신 분
· 비즈니스 영어 커뮤니케이션 및 영어 문서 작성 역량을 보유하신 분
· NPU 또는 GPU RTL 설계 실무 경험을 보유하신 분
· 실리콘 양산 경험을 보유하신 분
· 기능 안전(ISO 26262) 프로세스에 맞춘 IP 개발 경험을 보유하신 분
· EDA Tools (Cadence Xcelium, Synopsys Verdi, Synopsys Design Compiler, Synopsys VC Spy Glass) 사용 경험을 보유하신 분
· Git 사용 경험을 보유하신 분